简述会计电算化的特点范文

电子测频仪是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。因此，它被广泛应用与航天、电子、测控等领域。它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、防抖电路、计数模块、锁存器模块和显示模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、位选电路、段选电路、显示电路等。本文详细论述了利用VHDL硬件描述语言设计，并在EDA（电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现数字频率计的设计原理及相关程序。该设计方案对其中部分元件进行编程，实现了闸门控制信号、多路选择电路、计数电路、位选电路、段选电路等。频率计的测频范围：10KHz~9.9MHz。该设计方案通过了Max+plusⅡ软件仿真、硬件调试和软硬件综合测试。

关键词：数字频率计电子设计自动化大规模可编程器件硬件描述语言

目录

摘要i

目录ii

第1章绪论1

第2章电子测频仪的设计原理5

2.1电子测频仪的基本组成5

2.2电子测频仪的分类6

2.4电子测频仪的基本工作原理6

2.5电子测频仪技术指标及误差分析8

第3章CPLD简介10

3.1CPLD器件结构简介10

3.2典型CPLD器件简述12

3.3CPLD的编程工艺14

3.4新技术的应用15

第4章电子测频仪设计环境简介17

4.1QuartusⅡ开发软件简介17

4.1.1图形用户界面设计流程18

4.1.2EDA工具设计流程18

4.1.3QuartusⅡ软件的主要设计特性18

第5章电子测频仪的设计21

5.1电子测频仪设计任务及要求21

5.2设计实现21

5.3功能模块设计23

5.4下面分别介绍各模块基于VHDL的设计方法23

5.5顶层文件的编写41

5.6程序说明44

5.7系统仿真44

第6章结论46

致谢47

参考文献48

第1章前言

软件编程对其器件的结构和工作方式进行重构，能随时进行设计调整而满足产品升级。使得硬件的设CPLD是一种新兴的高密度大规模可编程逻辑器件，它具有门阵列的高密度和PLD器件的灵活性和易用性，目前已成为一类主要的可编程器件。可编程器件的最大特点是可通过计可以如软件设计一样方便快捷，从而改变了传统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计概念，使电子设计的技术操作和系统构成在整体上发生了质的飞跃。

采用CPLD可编程器件，可利用计算机软件的方式对目标期进行设计，而以硬件的形式实现。既定的系统功能，在设计过程中，可根据需要随时改变器件的内部逻辑功能和管脚的信号方式，借助于大规模集成的CPLD和高效的设计软件，用户不仅可通过直接对芯片结构的设计实现多种数字逻辑系统功能，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量及难度，同时，这种基于可编程芯片的数量，缩小了系统的体积，提高了系统的可靠性。EDA（电子设计自动化）技术就是以计算机为工具，在EDA软件平台上，对硬件语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作（文本选用的开发工具为Altera公司的MAX+PLUSII）。EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。设计者的工作仅限于利用软件方式，即利用硬件描述语言（如VHDL）来完成对系统硬件功能的描述。

VHDL语言（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，1985年正式推出是目前标准化程度最高的硬件描述语言。IEEE（TheInstituteofElectricalandElectronicsEngineers）于1987年将VHDL采纳为IEEE1076标准。VHDL经过十几年的发展、应用和完善以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段在电子设计领域受到了普遍的认同和广泛的接受成为现代EDA领域的首选硬件描述语言。目前流行的EDA工具软件全部支持VHDL它在EDA领域的学术交流、电子设计的存档、专用集成电路（ASIC）设计等方面担任着不可缺少的角色。有专家认为在21世纪VHDL与VerlogHDL语言将承担起几乎全部的数字系统设计任务。显然VHDL是现代电子设计师必须掌握的硬件设计计算机语言。

1.具有一下几个特点：VHDL具有强大的功能覆盖面广描述能力强。VHDL支持门级电路的描述也支持以寄存器、存储器、总线及运算单元等构成的寄存器传输级电路的描述还支持以行为算法和结构的混合描述为对象的系统级电路的描述。

2.VHDL有良好的可读性。它可以被计算机接受也容易被读者理解。用VHDL书写的源文件既是程序又是文档既是工程技术人员之间交换信息的文件又可作为合同签约者之间的文件。

3.VHDL具有良好的可移植性。作为一种已被IEEE承认的工业标准VHDL事实上以成为通用的硬件描述语言可以在各种不同的设计环境和系统平台中使用。

4.使用VHDL可以延长设计的生命周期。用VHDL描述的硬件电路与工艺无关不会因工艺而使描述过时。与工艺有关的参数可以通过VHDL提供的属性加以描述工艺改变时只需要修改相应程序中属性参数即可。

5.VHDL支持对大规模设计的分解和已有设计的再利用。VHDL可以描述复杂的电路系统支持对大规模设计的分解由多人、多项目组来共同承担和完成。标准化的规则和风格为设计的再利用提供了有利的支持。

6.VHDL有利于保护知识产权。用VHDL设计的专用集成电路（ASIC）在设计文件下载到集成电路时可以采用一定保密措施使其不易被破译和窃取。

目前已成为IEEE（TheInstituteofElectricalandElectronicsEngineers）的一种工业标准硬件描述语言，相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（ToptoDown）和基于库（Library-based）的设计的特点，因此设计者可以不必了解硬件结构设计，从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件去，从而实现可编程的专用集成电路（ASIC）的设计。

基于EDA技术的设计方法为自顶向下设计，其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言，在系统的基本功能或行为级上对设计的产品进行行为描述和定义，结合多层次的仿真技术，在确保设计的可行性与正确性的前提下，完成功能确认，然后利用EDA工具的逻辑综合功能，把功能描述转换为某一具体目标芯片中（如CPLD芯片），使该芯片能够实现设计要求的功能，使电路系统体积大大减少，可靠性得到提高。

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【关键词】电网规划；人工智能法；电力系统；层次分析法

【中图分类号】TM715

【文献标识码】A

【文章编号】1672—5158（2012）10-0273-01

前言

电网能否稳定运行的关键在于网架结构，坚强的网架结构来源于合理的电网规划。随着城乡居民生活水平的不断提高，电力需求也持续增加，地区电网也亟待做出相应改造。对于一个受环境、经济、发展等综合因素影响的特定区域，制定出良好的电网规划方案，关系到该地区电网改造的投资成本、经济效益，对周边地区的影响及该地区经济发展速度等。

一、电网规划的概念和特点

电网规划是电力系统规划的重要组成部分，其任务是根据规划期间的负荷增长及电源规划方案确定相应的最佳电网结构，以满足经济、可靠地输送电力的要求。电网规划的研究内容包括网架规划、无功规划、稳定性分析和短路电流分析。电网规划可分为输电网规划和配电网规划两类。另外，按规划期长短可分为短期规划、远景规划和长期规划三种。

电网规划的基本原则是指在一定技术可行性条件下，使电网规划各阶段费用总和最小。在数学上它属于一个复杂的多决策变量、多约束条件优化问题，而且具有整数性、非线性、多目标性、动态性、不确定性等特点。合理地进行电网规划不仅可以获得巨大的社会效益，也可以获得巨大的经济效益。因此，合理的规划方法显得尤为重要。

二、关于常规方法的简述

电网规划的常规方法可分为启发式和数学优化两大类，它们的共同特点是以预测结果所确定的未来环境为基础，建立数学模型，求出最佳规划方案。

（一）数学优化方法

数学优化方法是对电网规划作出数学描述，处理成有约束的极值问题，然后用最优化理论进行求解。虽然此方法理论上可以保证解的最优性，但由于电网规划中要考虑因素很多，问题阶数也很大，建模十分困难，即使建立了模型，也很难求解。所以，尽管数学规划发展较快，但各种数学规划方法在解决电网规划的实际问题时还存在困难。

（二）启发式方法

启发式方法是一种以直观分析为依据的算法，通常是基于系统某一性能指标对可行路径上一些线路参数作灵敏度分析，根据一定原则，逐步迭代直到得到满足要求的方案为止。主要由过负荷校验、灵敏度分析、方案形成三个部分组成。启发式方法直观灵活，计算时间短，易于同规划人员的经验相结合。缺点是它不是严格的优化方法，难以优化选择。

三、层次分析法

层次分析法是一种定性与定量相结合的决策分析方法。它充分考虑了定性因素的影响作用，结合专家的经验判断，将其融入到递阶层次结构中，从而对问题进行综合分析评判，再运用简单易懂的数学方法形成判断矩阵，经过计算后得出量化的结果。层次分析法体现了人们决策思维的基本特征的一种较为有效的方法。此方法科学、可靠、简便，备受决策者的青睐。而电网规划过程中就存在诸多决策问题如远期规划方案的综合决策、规划项目决策、发电扩展规划、输电线路规划以及无功优化等。总体来说，层次分析法及其在电网规划的应用正处于蓬勃发展阶段，有着极好的应用前景。但由于电力系统特殊性，要使层次分析法在电力系统中得以充分发挥作用，还需要对很多问题进行深入研究。

四、电网规划的人工智能方法

启发式方法和数学规划方法的共同特点是以预测结果所定的未来环境为基础，建立数学模型，求出最佳规划方案。但在电网规划中还需考虑各种不确定因素对规划结果的影响，也

仍然存在着维数灾难、局部最优、约束条件和目标函数不易处理等问题。因此对电网规划中不确定性因素的多样性及对其不同的处理方法，产生各种不同的智能规划方法。

（一）遗传算法

遗传算法是电网规划采用的一种智能优化方法，特别适合于整数型变量的优化问题。遗传算法的操作简单，通过交叉和变异完成进化，相对灵敏度分析线性规划等数学方法更便于执行，对于大型电网规划问题不需要分解处理，直接将网络的运行计算结果计入评价值，避免了由于分解或线性化造成的误差。而且该方法为多点寻优，不受搜索空间的限制性约束，不要求连续性、导数存在、单峰等假设，可以考虑多种目标函数和约束条件，使其在解决电网规划这种多目标、多约束、非线性、混合整数优化问题中受到重视。更重要的是，遗传算法在获得最优解的同时也能给出一些次优解，这弥补了数学优化只能求得单解的不足。

（二）模拟退火算法

模拟退火算法是一种适用于大型组合优化问题的随机搜索技术。已有学者尝试将这种方法应用于电网规划中，但模拟退火为使每一冷却步的状态分布平滑要花费时间，而且这种算法属于单点寻优，不能像遗传算法那样获得多个优化解，若能将模拟退火算法和其它优化方法结合在一起使用，更能发挥其优势。

（三）禁忌搜索算法

禁忌搜索算法是一种高效的用于解决组合优化问题的启发式搜索算法，其基本思想是通过记录搜索历史，从中获得知识并利用其来指导后续的搜索方向以避开局部最优解。该方法

适合于解决纯整数规划问题，有效处理不可微的目标函数，这正与电网规划的特点相符合，因此该方法被引入到电网规划中。该方法的优点是搜索效率高、收敛速度快；缺点是收敛受到初始解的影响，禁忌表的深度及期望水平影响搜索的效率和最终结果，搜索法机理还不甚清楚，从数学上无法证明其一定能达到最优解，而且对于多阶段大规模的问题可能受到列表大小的限制，难以达到全局最优解。

（四）蚁群算法

蚁群算法是一种求解组合最优化问题的新型通用启发式方法。该方法的优点是算法效率高、寻优能力较强，适合求解有约束问题；缺点是还没有很好地将规划模型处理成适合于蚂蚁算法求解的模型，系统规模增大时，难以求得高质量的解。

（五）粒子群算法

在解决规模优化问题中，粒子群算法比其他智能算法具有更好的全局寻优能力，且参数少易于实现。粒子群算法操作简单，不受搜索空间的限制性约束，使其在解决电网规划这种多目标、多约束、非线性、混合整数优化问题中得到广泛应用。在电网规划中，多种约束条件的处理也是重点。将多目标粒子群用于求解电网规划，有效避免了加权和权重的选择。

简述会计电算化的特点范文篇3

关键词：EDA技术FPGA/CPLDVHDL

随着计算机技术的出现及快速的更新与发展，以此为基础并且在其强劲的推动下电子技术得到了远超以往的飞速发展。如今，现代电子产品几乎渗透入了人类生产生活中的各个领域。由于其的高性能，大复杂程度，价格的相对低廉及较快的更新换代速度，使得人类社会达到了一个高度发达的信息化社会阶段，进一步的促进了社会生产力的发展和社会信息化程度的提高。

作为现代电子设计技术的核心，EDA（ElectronicDesignAutomation）技术是以硬件描述语言HDL（HardwareDescriptionLanguage）为系统逻辑描述的主要表达方式，以可编程器件PLD（ProgrammableLogicDevice）为实验载体，依赖功能强大的计算机，在EDA工具软件平台上，自动的完成逻辑编译，逻辑化简，逻辑分割，逻辑综合，结构综合（布局布线）以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术的应用使得设计者的工作仅限于利用硬件描述语言和EDA软件平台来完成对系统硬件功能的实现，极大的提高了设计效率，缩短了设计周期，节省了设计成本。

一、EDA技术的发展

回顾自20实际90年代初到如今近30年电子设计技术的发展历程，EDA工具的发展经历大致可划分为三个阶段：计算机辅助设计（CAD），计算机辅助工程（CAE）和电子设计自动化（EDA）。

1.计算机辅助设计CAD（ComputerAidedDesign）阶段。

20世纪70年代是EDA技术发展的初期阶段，人们开始使用计算机辅助进行IC版图编辑和PCB布局布线，使设计者从繁琐，重负的计算和绘图中解脱出来，由于PCB布局布线工具受到计算机工作平台的制约，其支持的设计工作有限且性能较差。

2.计算机辅助工程设计CAE（ComputerAidedEngineering）阶段。

20世纪80年代为CAE阶段，此时EDA工具主要以逻辑模拟，定时分析，故障仿真，自动布局和布线为核心，如果说CAD工具代替了设计工作中绘图的重复劳动，则CAE工具则代替了设计师的部分工作。然而，大部分从原理图出发的EDA工具仍不能满足复杂电子系统的设计要求。

3.电子设计自动化EDA（ElectronicDesignAutomation）阶段。

20世界90年代，设计工程师逐步从使用硬件转向设计硬件，从单个电子产品开发转向系统级电子产品开发，即片上系统集成。这时的EDA工具不仅具有电子系统设计的能力，而且能提供独立于工艺和厂家的系统级设计能力，具有高级抽象的设计构思手段。可以说，20世纪90年代EDA技术的发展是电子电路设计的革命。

二、EDA技术的特征

EDA技术代表了当今电子设计的最新发展方向，其基本特征是设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计与功能划分，系统的关键电路采用一片或几片专用集成电路（ASIC）实现。然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器及适配器生成最终的目标期间，这种设计方法被称为高层次的电子设计方法。下面介绍与EDA基本特征有关的几个概念。

1.“自顶向下”的设计方法

过去在较复杂的电子线路设计中，其基本思想是利用“自底向上”方法，用标准集成电路构造出一个新的系统，如同一砖一瓦构造金字塔，不仅效率低，成本高，而且容易出错。

“自顶向下”的设计方法则是从系统整体进行设计，从顶层进行功能方框图的划分和结构设计，在方框图一级进行仿真，纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级经行验证。然后用综合优化工具生成具体门电路的网表。其对应的物理实现级可以是印刷电路板或专用集成电路．由于设计的主要仿真和调试过程是在高层次上完成的。这不仅有利于早期发现结构设计上的错误。避免设计工作的浪费。而且也减少了逻辑功能仿真的工作量，提高了设计的一次成功率。

2.ASIC设计

现代电子产品的复杂度日益加深，一个电子系统可能由数万中小规模集成电路构成，这就带来了体积大、功耗大、可靠性差的问题，解决这一问题的有效方法就是采用ASIC(ApplicationSpecificIntegratedCircuits)芯片进行设计。AS1C按照设计方法的不同可分为：全定制ASIC，半定制ASIC。可编程ASIC(@~可编程逻辑器件)。

设计全定制AS1C芯片时，设计师要定义芯片上所有晶体管的几何图形和工艺规则，最后将设计结果交由IC厂家掩膜制造完成。优点是：芯片可以获得最优的性能，即面积利用率高、速度快、功耗低。缺点是：开发周期长，费用高，只适合大批量产品开发。

半定制ASIC芯片的版图设计方法有所不同，分为门阵列设计法和标准单元设计法，这两种方法都是约束性的设计方法，其主要目的就是简化设计，以牺牲芯片性能为代价来缩短开发时间。

3.硬件描述语言

硬件描述语言HDL（HardwareDescriptionLanguage)是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级描述方式相比，它更适合大规模系统的没计。设计人员可以利用HDL语言来描述自己的设计思想，然后利用EDA工具进行仿真，综合到门级网表，最后由ASIC和FPGA实现其功能。

硬件描述语言是EDA技术的中的重要组成部分，发展至今已有几十年的历史，并且已经成功的应用到系统的仿真，验证和综合等方面。目前世界上已有上百种硬件描述语言，常用的硬件描述语言有AHDL,VHDL和VerilogHDL，其中VHDL和VerilogHDL是当前最流行并且已经成为IEEE标准的硬件描述语言。这两种硬件描述语言的同特点是可以形式化地抽象表示电路的结构与行为，支持逻辑设计中层次及领域的描述，可借用高级语言的精巧结构来简化电路的描述，具有电路仿真与验证机制以保证设计的正确性，支持电路描述由高层到底层的综合转换，硬件描述与实现工艺无关，便于文档管理，易于理解和设计重用。同时VHDL与VerilogHDL又各自具有独自的特点。VerilogHDL非常容易学习理解，一般可在2～3个月掌握这种设计技术，较适合系统级，算法级，寄存器传输级，门级及开关级电路设计。简言之，VerilogHDL对电路底层细节的描述支持较好，较易控制综合后的电路结果。而相对的，VHDL虽然较难掌握，但其系统级硬件描述能力强，而且用户可自定义数据类型，设计灵活。缺点则是对电路细节的描述支持稍差。

4.系统框架结构。

EDA系统框架结构(Framework)是一套配置和使用EDA软件包的规范，目前主要的EDA系统都建立了框架结构，如Cadence公司的DesignFramework，Mentor公司的FalconFramework等，这些框架结构都遵守国际CFI组织(CADFrameworkInitiative)制定的统一技术标准。Framework能将来自不同EDA厂商的工具软件进行优化组合，集成在一个易于管理的统一的环境之下。而且还支持任务之间，设计师之间在整个产品开发过程中实现信息的传输与共享，这是并行工程和Top—Down设计方法的实现基础。

三、基于EDA软件的FPGA/CPLD开发流程

（1）设计输入（原理图/HDL文本编辑）：利用EDA工具的文本或图形编辑器将设计者的设计意图用文本（HDL）或图形方式（原理图或状态图）表达出来。这是在EDA软件上对FPGA/CPLD开发的最初步骤（2）编译：完成设计描述后便可通过编译器进行排错，编译，变成特定的文本格式。为下一步的综合做准备。（3）综合：一般来说，综合是仅对HDL而言的。这是将软件设计与硬件的可实现性挂钩，将软件转化为硬件电路的关键步骤。综合后HDL综合器可生成ENIF、XNF或VHDL等标准格式的网表文件。其从门级开始描述了最基本的门电路结构。（4）行为仿真和功能仿真：利用产生的网表文件进行功能仿真。以便了解设计描述与设计意图的一致性（可省略此步骤）。（5）适配：适配器也称结构综合器，其功能是将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作。其中包括底层器件配置，逻辑分割，逻辑优化，布局布线。适配完成后，EDA软件将产生针对此项设计的适配报告和JED下载文件等多个结果。适配报告指明了芯片内资源的分配与利用，引脚锁定，设计的布尔方程描述情况。（6）功能仿真和时序仿真：在编程下载前必须利用EDA工具对适配生成的结果进行模拟测试。该仿真接近真实器件的运行状态，仿真过程中已考虑到器件的硬件特性，因此仿真精度要高得多。仿真是在EDA设计过程中的重要步骤。（7）编程下载：若以上的所有过程都没有发现问题，便可以将适配器产生的下载文件通过编程器或编程电缆载入目标芯片FPGA或CPLD中。（8）硬件仿真与测试：最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。

四、结束语

EDA技术是电子设计领域的一场革命。目前正处于高速发展阶段，每年都会有新的EDA工具问世。虽然EDA作为一套完整的电子技术设计系统较为复杂，但作为工具却十分方便于用户的使用。EDA工具大都采用系统级目标设计方法，具有良好的设计界面。可视化操作方法及系统框架结构使得设计者可以把精力主要放在概念设计等顶层设计上，而把大量的具体的层次化设计工作留给EDA系统去做。而我国EDA技术的应用水平长期落后于发达国家，因此广大电子工程人员应尽早掌握这一先进技术。这不仅是提高设计效率的需要。更是我国电子工业在世界市场上生存，竞争与发展的需要。

参考文献：

[1]江国强.EDA技术与应用（第三版）[M].电子工业出版社,2010.